一种感测结构和非易失性存储器的制作方法

本实用新型一般涉及一种电子系统，并且在特定实施例中，涉及一种感测结构和非易失性存储器。

背景技术：

在诸如非易失性存储器(nvm)设备之类的存储器设备中，读出放大器通常用于通过测量与存储器单元相关联的电流来确定(读取)单元的状态(例如，0或1)。通常，读出放大器将与存储器单元相关联的电流与参考电流进行比较。这种电流的量级可以为几pa。通常，存储器设备通过使用多个读出放大器同时读取(并行地)由存储在所选择的存储器单元页面(例如，包含64至256个存储器单元)中的由逻辑值形成的字。通常，存储器设备包括要同时读取的每个存储器单元(例如，字或页)的读出放大器。

在读取操作期间，读出放大器通常使其端子在预先确定的读取电压下保持接收测量电流和参考电流。例如，在包括用其浮栅金属氧化物半导体(mos)晶体管实现的存储器单元的非易失性存储器设备中，读取电压用于偏置所选择的存储器单元以供读取，使得它们的mos晶体管根据所存储的逻辑值是导电的或非导电的。

在读出放大器的许多应用中需要精确控制感测电压。例如，在非易失性存储器设备中，感测电压应当维持在某个值，以便能够正确区分存储在所选择的存储器单元中的逻辑值，而不更改存储器单元的状态(即，而不会重写存储器单元)。当感测电压的值相对较低(例如，<1-2v)时，这可能尤其重要。

为此，读出放大器通常配备有电压调节器，用于调节感测电压以限制相对于其期望值的可能变化。这种电压调节器的典型实现方式是具有以共源共栅配置的晶体管(例如，mos类型的晶体管)。由于共源共栅驱动器是低阻抗驱动器，所以该结构允许在预充电阶段期间以相对较快的方式将读出放大器的端子预先加载到感测电压。共源共栅结构还允许位线与读出放大器的核的有效分离，即使当读出放大器耦合到具有高电容的负载(诸如非易失性存储器设备中的存储器单元列)时，其也允许正确操作。具体地，在具有固定控制的共源共栅配置(例如，栅极类型的共源共栅配置)中，通过(由与所有读出放大器共用的偏置级提供的)恒定值的偏置电压控制电压调节器的晶体管来调节感测电压。

技术实现要素：

本公开的目的是提供一种感测结构和非易失性存储器，以至少部分地解决现有技术中存在的上述问题。

根据一实施例，一种感测结构包括：读出放大器核，其被配置为将测量电流与参考电流进行比较；共源共栅晶体管，其耦合到读出放大器核并且被配置为耦合到负载；开关，其耦合在共源共栅晶体管的偏置电压节点和控制端子之间；本地电容器，其具有耦合到共源共栅晶体管的控制端子的第一端子；第一晶体管，其耦合在本地电容器的第二端子和参考端子之间；以及控制电路，其耦合到第一晶体管的控制端子，该控制电路被配置为将本地电容器与参考端子断开以在共源共栅晶体管的控制端子中产生电压过冲，并且在将本地电容器与参考端子断开之后，通过调整第一晶体管的控制端子的电压来限制或减少电压过冲。

其中所述控制电路被配置为基于所述开关两端的电压来调整所述第一晶体管的所述控制端子的所述电压。

其中所述控制电路包括：第二晶体管，耦合在所述本地电容器的所述第二端子和所述参考端子之间；第三晶体管，耦合在所述第一晶体管的所述控制端子和所述参考端子之间；以及第一端子，被配置为接收第一电压，其中所述第一端子耦合到所述第二晶体管的控制端子并且耦合到所述第三晶体管的控制端子。

其中所述控制电路还包括：第四晶体管，具有耦合到所述第一晶体管的所述控制端子的控制端子；第五晶体管，耦合在所述控制电路的电源端子和所述第四晶体管之间，所述第五晶体管具有耦合到所述偏置电压节点的控制端子；以及第六晶体管，耦合在所述控制电路的所述电源端子和所述第四晶体管之间，所述第六晶体管具有耦合到所述共源共栅晶体管的所述控制端子的控制端子。

其中所述控制电路还包括：第七晶体管，耦合在所述控制电路的所述电源端子和所述第五晶体管之间，所述第七晶体管具有耦合到所述第一端子的控制端子；以及第八晶体管，耦合在所述控制电路的所述电源端子和所述第六晶体管之间，所述第八晶体管具有耦合到所述第一端子的控制端子。

其中所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管是nmos晶体管，并且其中所述第七晶体管和所述第八晶体管是pmos晶体管。

其中所述控制电路还包括第九晶体管，所述第九晶体管耦合在所述控制电路的所述电源端子和所述第五晶体管之间，所述第九晶体管具有被配置为接收第二偏置电压的控制端子，并且其中所述读出放大器核被配置为接收所述第二偏置电压。

其中所述第四晶体管的所述控制端子耦合到所述第五晶体管的漏极端子。

该感测结构还包括：第二开关，耦合在所述感测结构的电源端子和所述共源共栅晶体管之间；以及第三开关，耦合在所述第二开关和所述读出放大器核之间。

该感测结构还包括被配置为在所述偏置电压节点处生成偏置电压的偏置级，其中所述偏置级包括：放大器，具有耦合到所述偏置级的所述输出的输出；公共电容器，耦合到所述偏置级的所述输出；以及第十晶体管，具有耦合到所述偏置级的所述输出的控制端子。

其中所述共源共栅晶体管被配置为耦合到存储器单元作为所述负载。

根据一实施例，一种非易失性存储器包括多个存储器单元，其按行和列布置；行解码器，其经由多个字线耦合到多个存储器单元；列解码器，其经由多个位线耦合到多个存储器单元；偏置级，其被配置为生成偏置电压；以及多个读出放大器，其中每个读出放大器包括读出放大器核，其被配置为将测量电流与参考电流进行比较；共源共栅晶体管，其耦合在读出放大器核和多个位线的一个位线之间；开关，其耦合在偏置级的输出和共源共栅晶体管的控制端子之间；本地电容器，其具有耦合到共源共栅晶体管的控制端子的第一端子；第一晶体管，其耦合在本地电容器的第二端子和参考端子之间；以及控制电路，其耦合到第一晶体管的控制端子，该控制电路被配置为将本地电容器与参考端子断开以在共源共栅晶体管的控制端子中产生电压过冲；并且在将本地电容器与参考端子断开之后，通过调整第一晶体管的控制端子的电压来限制或减少电压过冲。

该非易失性存储器还包括控制器，所述控制器被配置为：接收读取请求；响应于所述读取请求，打开所述开关；以及使所述控制电路响应于所述读取请求而将所述本地电容器与所述参考端子断开。

其中所述控制器使所述控制电路在打开所述开关的同时将所述本地电容器与所述参考端子断开。

其中每个读出放大器还包括：第二开关，耦合在所述读出放大器的电源端子和所述共源共栅晶体管之间；以及第三开关，耦合在所述第二开关和所述读出放大器核之间，并且其中所述控制器还被配置为当所述开关被打开时，闭合所述第二开关。

其中所述偏置级包括：放大器，具有耦合到所述偏置级的所述输出的输出；公共电容器，耦合到所述偏置级的所述输出；以及第十晶体管，具有耦合到所述偏置级的所述输出的控制端子。

其中所述多个存储器单元中的每个存储器单元包括浮栅晶体管。

本公开的实施例可以在保持低功耗的同时增加读取速度，还可以通过在预充电阶段期间将共源共栅晶体管的栅极与偏置级断开，不会将与预充电位线相关联的噪声传播到电压vbias。

附图说明

为了更完整地理解本实用新型及其优点，现在参考以下结合附图的描述，其中：

图1示出了根据本实用新型实施例的nvm；

图2示出了根据本实用新型实施例的图1的nvm的感测结构；

图3示出了根据本实用新型实施例的图2的感测结构的细节；

图4示出了图示根据本实用新型实施例的在读取操作期间与图2和图3的感测结构相关联的信号的时序图；

图5示出了根据本实用新型实施例的图3的感测控制电路的细节；

图6示出了图示根据本实用新型实施例的在读取操作期间与图5的感测控制电路相关联的信号的时序图；

图7示出了根据本实用新型实施例的图1的nvm的波形；以及

图8示出了根据本实用新型实施例的读取存储器单元的实施例方法。

除非另有指示，否则不同附图中的对应数字和符号通常是指对应部分。绘制附图以清楚地说明优选实施例的相关方面，并且不一定按比例绘制。为了更清楚地说明某些实施例，指示相同结构、材料或过程步骤的变化的字母可以遵循附图标记。

具体实施方式

下文对当前优选实施例的制造和使用进行详细讨论。然而，应当领会，本实用新型提供了可以在广泛多种具体环境中实施的许多可应用的实用新型概念。所讨论的具体实施例仅说明制造和使用本实用新型的具体方式，并不限制本实用新型的范围。

下文的描述说明了各种具体细节，以提供对根据本说明书的几个示例实施例的深入理解。可以在没有具体细节中的一个或多个具体细节的情况下，或者使用其他方法、部件、材料等获得实施例。在其他情况下，未详细示出或描述已知结构、材料或操作，以免模糊实施例的不同方面。在本说明书中对“实施例”的引用指示关于该实施例描述的特定配置、结构或特征被包括在至少一个实施例中。因此，可能在本说明书的不同点处出现的诸如“在一个实施例中”之类的短语不一定恰好是指相同实施例。更进一步地，在一个或多个实施例中，可以以任何适当的方式组合特定形成、结构或特征。

结合具体上下文中的实施例对本实用新型进行描述，nvm设备具有一个或多个读出放大器。本实用新型的实施例可以被用于其他类型的存储器中。一些实施例可以用于除存储器设备之外的设备中，这些设备从读出放大器的使用中受益。

嵌入式非易失性存储器(envm)技术正在缩减。减小的单元尺寸通常与用于感测nvm单元的状态(例如，0或1)的参考电流的减小相关联。减小的单元尺寸也与低增益相关联。低测量电流和低单元增益使得难以区分nvm单元的状态(例如，0或1)。增加参考电流的准确度有助于读出放大器确定nvm单元的状态(例如，0或1)。

例如，由于单元循环(即，单元的编程和擦除)，所以减小的单元尺寸也与增加的单元降级相关联。例如，存储器设备晶体管的控制端子处的电压应当被限制在预先确定的水平，以避免晶体管损坏或降级。

同时，对低读取电流消耗和高读取速度(低访问时间)的需求不断增加。

可以通过使用闭环方案来控制共源共栅晶体管来增加读取速度，其中反馈回路包括在线性区域中操作的反相器。在线性区域中操作反相器使得反相器耗散电流(例如，从vdd，通过高侧晶体管，通过低侧晶体管，到达接地)，该电流不用于对位线进行预充电。

通过以开环操作共源共栅晶体管可以降低电流消耗，诸如美国专利号9,679,618中所描述的，该专利的全部内容通过引用并入本文。然而，因为闭环系统能够在耦合到要预充电的位线的共源共栅晶体管的栅极处引起受控过冲，所以已知闭环系统往往比已知开环系统更快。

在本实用新型的实施例中，nvm通过减少预充电阶段时间来增加读取速度，同时保持低功耗。通过在共源共栅晶体管的栅极中引起过冲来减少预充电阶段时间，这增加了要预充电的位线的充电速度。在一些实施例中，在闭环中控制过冲，而不使用在线性区域中操作的反相器。

图1示出了根据本实用新型实施例的nvm100。nvm100可以被嵌入在例如微控制器或处理器、安全装置或其他安全元件、专用集成电路(asic)、射频识别(rfid)电路、存储器设备或具有集成存储器的任何其他设备或装置中。

nvm100包括存储器平面102、列解码器104、行解码器106、读/写(r/w)单元108、输入/输出(i/o)缓冲器110、以及控制器112。存储器平面102包括多个存储器单元114，其按行和列布置。每行的存储器单元114被耦合到相同字线(未示出)。每列的存储器单元114被耦合到相同位线(未示出)。每个存储器单元114可以具有不同的状态，诸如由逻辑值(即，0或1)表示的状态。

在正常操作期间，控制器112向行解码器106和列解码器104发送地址和指令(例如，读或写)。行解码器106和列解码器104偏置字线和位线以选择与该地址相关联的存储器单元114。

对于写入操作，要被写入的数据由i/o缓冲器接收，并且被传送到r/w单元108。列解码器104配置存储器平面102以通过更改未选择的存储器单元114的值来反映来自i/o缓冲器110的数据接收器的逻辑值对所选择的存储器单元114进行编程。

对于读取操作，列解码器104使用r/w单元108中的读出放大器(未示出)配置存储器平面以读取所选择的存储器单元114的逻辑值。然后，将读取的数据传被送到i/o缓冲器110。

存储器单元114可以是例如浮栅mos晶体管。可以使用其他存储器单元类型。例如，存储器单元114可以是相变存储器(pcm)类型、电阻随机存取存储器(rram)类型、或磁阻随机存取存储器(mram)类型。还可以使用一次性可编程(otp)单元。

r/w单元108包括用于读取和写入存储器单元114的电路。例如，r/w单元108包括感测结构(未示出)，其包括一个或多个读出放大器，该一个或多个读出放大器被配置为确定存储器单元114的内容。感测结构被配置为一次读取一个或多个位(例如，字，诸如8位、16位或32位字)。

行解码器106、列解码器104和i/o缓冲器110可以以本领域中已知的任何方式实现。例如，在一些实施例中，行解码器106、列解码器104和i/o缓冲器110可以以已知方式使用数字技术来实现。

控制器112被配置为使用多个控制信号116来控制nvm100，以执行例如读取操作或写入操作。控制器112可以以本领域已知的任何方式实现。例如，控制器112可以使用状态机或其他数字电路来实现。

读取操作通常涉及预充电阶段和读取(感测)阶段。参考图2至图7，对与在nvm100上执行读取操作相关联的结构和方法的细节进行描述。

图2示出了根据本实用新型实施例的感测结构200。感测结构200在r/w单元108内部，并且包括n个读出放大器202、偏置级204、以及调节电容器206。在一些实施例中，感测结构200包括8个(即，n＝8)读出放大器202。可以使用不同数目(诸如16，32，38，64等)的读出放大器。

在读取操作期间，使用字线wli选择要读取的一组存储器单元114。在预充电阶段期间，与所选择的存储器单元114相关联的位线bl被偏置到读取电压。在一些实施例中，读取电压介于1v和2v之间。可以使用其他读取电压。

在预充电阶段之后，并且在与所选择的存储器单元114相关联的位线bl的电压已经稳定到读取电压之后，读出放大器202将相应的电流im与相应的参考电流iref进行比较以确定所选择的存储器单元114的状态。相应的读出放大器202基于所选择的相应存储器单元114的状态来生成相应的输出vout。例如，在一些实施例中，存储器单元114当使用读取电压偏置并且存储第一逻辑值(例如，0或1)时，表现出很少或没有测量电流im(imlow)，并且当使用读取电压偏置并且存储第二逻辑值(例如，1或0)时表现出更高的测量电流im(imhigh)。通过将测量电流im与参考电流iref进行比较，读出放大器202确定存储在所选择的存储器单元114中的逻辑值。在一些实施例中，参考电流iref通常为约

偏置级204被配置为生成电压vbias并且将电压vbias提供给所有读出放大器202。在一些实施例中，偏置级204生成电压vbias，其电压大于电源电压vdd。偏置级204可以通过使用例如电荷泵(未示出)生成升压电压。其他实施例可以生成电压vbias，其电压等于或小于电源电压vdd。

如图2所示，调节电容器206对于所有读出放大器202是公共的。电容器206被配置为调节电压vbias和过滤噪声。影响电压vbias的噪声可以例如由测量电流im中的一个或多个测量电流引起。

预充电阶段通常占用总访问时间的大量时间。因此，减少预充电与所选择存储器单元114相关联的位线bl的时间有利地增加了存储器单元114的读取速度。

在实施例中，通过在共源共栅晶体管的栅极中引起受控过冲来减少预充电时间。通过使用感测控制电路来控制过冲，该感测控制电路调整耦合在本地电容器和接地之间的第一晶体管的栅极的电压，其中本地电容器被连接到共源共栅晶体管的栅极。在一些实施例中，感测控制电路基于共源共栅晶体管的栅极处的电压与偏置电压之间的差异来控制第一晶体管的电压。

图3示出了根据本实用新型实施例的感测结构200的细节。为了清楚起见，图3示出了单个读出放大器202。图4示出了图示根据本实用新型实施例的在读取操作期间与感测结构200相关联的信号的时序图。按照图4可以理解图3。

如图3所示，偏置级204包括放大器308、晶体管310、以及电流源312。读出放大器202包括读出放大器核328、检测控制电路314、晶体管322和324、本地电容器326、以及开关318和320。

当nvm100未执行读取或写入操作时，开关316被闭合(即，导通)，开关318，320和330打开(即，不导通)，并且晶体管324接通(即，导通)，如图4中所示。在该状态下，电压vbias被施加到晶体管322的栅极端子，而电容器326的端子两端的电压等于电压vbias。

在预充电阶段开始时，打开开关316，闭合开关318和330，并且断开晶体管324，如图4中所示。此时，被充电至电压vbias的电容器326不再接地。结果，电流流过开关318和晶体管322，并且电压vcascode在晶体管322(未示出)的栅极-源极电容的辅助下开始过冲超过电压vbias。电压vcascode的过冲导致晶体管322比没有过冲的情况更快地接通。

如果没有使用过冲限制机构，则电压vcascode的过冲能够达到等于vdd＝vbias的电压。在预充电阶段期间，感测控制电路314监测开关316两端的电压，并且控制晶体管324的栅极以限制电压vcascode的过冲。例如，在一些实施例中，电压v324随着vcascode和vbias之间的差异增加而增加。结果，电容器326从未被连接到接地转变为阻性连接到接地，如图4中所示。在预充电阶段结束时，完全接通晶体管324，电容器326被连接在晶体管322的栅极和接地之间，并且闭合开关316，如图4中所示。在一些实施例中，代替或者除了完全接通晶体管324之外，电容器324可以使用不同的晶体管(未示出)连接到接地。

在读取阶段开始时，并且在位线blj达到读取电压vbl之后，打开开关318，并且闭合开关320，如图4中所示。此时，读出放大器核328被连接到存储器单元114。在读取阶段期间，读出放大器核328测量测量电流im(流过开关320、晶体管322和开关330)，并且将其与参考电流iref(图3中未示出)进行比较。读出放大器328基于将测量电流im与参考电流iref进行比较来生成输出vout。

如图3中所示，控制开关316，318和320的信号s316，s318和s320由控制器112生成。控制开关330的信号s330由列解码器104生成。开关316，318，320和330可以以本领域中已知的任何方式实现。例如，开关316，318，320和330可以用诸如nmos和/或pmos晶体管之类的mos晶体管实现。

偏置级204通过使用放大器308和晶体管310生成电压vbias。如所示出的，电压vbias被施加到晶体管310的栅极，使得电压vbias1等于vbl。晶体管310具有与晶体管322类似的特点，使得当vbias被施加到晶体管322时，晶体管322的源极处的电压等于电压vbl。

如图3中所示，偏置级204接收电源电压vdd。在一些实施例中，偏置级204接收高于电源电压vdd的升压电压vboost。例如，升压电压vdd可以由电荷泵生成。在一些实施例中，偏置级204可以接收低于vdd的电源电压。

晶体管310，322和324被实现为nmos晶体管。本领域技术人员应当认识到，其他类型的晶体管(诸如pmos晶体管)还可以与电路的适当修改一起使用。

可以以本领域中已知的任何方式实现读出放大器核328。例如，一些实施例可以使用差分放大器来将测量电流im与参考电流iref进行比较，并且生成输出vout。在一些实施例中，读出放大器核328包括一个或多个锁存器。其他实现方式也是可能的。

感测控制电路314被配置为使用电压v324来控制晶体管324，以通过允许电压vcascode过冲同时限制过冲电压来减少预充电时间。在一些实施例中，诸如如图3中所示，感测控制电路314通过监测开关316两端的电压以闭环方式控制晶体管324。在其他实施例中，感测控制电路314以开环方式生成电压v324，而无需监测开关316两端的电压。在开环实施例中，可以例如在表征阶段期间(例如，在存储器设备的制造或测试期间)确定电压v324的波形。

应当理解，图4中所示的电压v324的波形是可能波形的非限制性示例。电压v324可以表现出不同的波形形状，诸如例如，线性斜坡。

图5示出了根据本实用新型实施例的感测控制电路314的细节。图6示出了图示根据本实用新型实施例的在读取操作期间与感测控制电路314相关联的信号的时序图。按照图6可以理解图5。

如图5中所示，感测控制电路314包括晶体管502，504，506，508，510，512，514和516以及端子。晶体管508的漏极被耦合到电容器326。晶体管510和512的栅极被分别耦合在开关316的两端。晶体管514的漏极被耦合到晶体管324的栅极。端子neq被耦合到晶体管504，506，508和514的栅极。端子biasp被耦合到晶体管502的栅极。

在正常操作期间，电压vbiasp被保持在偏置电压。在一些实施例中，电压vbiasp还用于偏置读出放大器核328内部的一个或多个晶体管。

在预充电阶段开始之前，电压vneq为高，如图6中所示。当电压vneq为高时，接通晶体管508，从而将电容器326连接到接地。当电压vneq为高时，也接通晶体管514，从而保持电压v324为低，这使晶体管324保持断开。因此，电容器326被充电到电压vcascode。

在预充电阶段开始时，打开开关316，电压vneq从高转变为低，如图6中所示。结果，晶体管508停止将电容器326拉到接地，并且晶体管514停止将晶体管324的栅极拉到接地。因此，节点n326保持浮置。结果，电压vcascode开始过冲，如图6中所示。

低的电压vneq也会使晶体管504和506接通。随着电压vcascode增加到高于电压vbias，晶体管512变得更导电，而晶体管510变得更不导电。因此，流过晶体管516的电流主要流过晶体管506和512。结果，施加到晶体管324和516的栅极的电压v324增加。

随着电压v324增加，晶体管324变得更加导电并且拉到接地节点n326，从而减小电压vcascode的过冲，如图6中所示。在预充电阶段结束时，电压vneq从低转变为高，从而经由晶体管508连接到接地电容器326，并且断开晶体管504，506和516，从而防止电流流过晶体管502，504，510，512和516。

如图6中所示，在一些实施例中，vcascode在读取阶段期间高于vbias。在读取阶段期间，因为本地电容器326与共源共栅晶体管322的栅极-源极电容之间的电荷共享，所以vcascode保持高于vbias。

一些实施例的优点包括在保持低功耗的同时增加读取速度。附加优点包括通过在预充电阶段期间将共源共栅晶体管的栅极与偏置级断开，不会将与预充电位线相关联的噪声传播到电压vbias。

图7示出了根据本实用新型实施例的nvm100的波形。图7还示出了美国专利号9,679,618中描述的开环实现方式的波形，出于比较的目的，其不用晶体管324和控制电路314。曲线702和752分别示出了nvm100和开环实现方式中的电压vcascode。曲线704和754分别示出了nvm100和开环实现方式的电压位线blj。曲线706示出了nvm100的电压vneq。曲线708示出了nvm100的电压v324。

如曲线702和752所示，nvm100的电压vcascode的过冲比美国专利号9,679,618中公开的开环实现方式的电压vcascode的过冲高约270mv(约高20％)。增加过冲导致该示例中将预充电时间减少到1.5ns，这比美国专利号9,679,618中公开的开环实现方式的3.5ns预充电时间快约2ns。

图8示出了根据本实用新型实施例的读取存储器单元的实施例方法800。方法800可以例如由nvm100实现。方法800还可以由其他存储器设备实现。以下描述假设nvm(诸如nvm100)实现读取存储器单元的方法800。

在步骤802期间，诸如nvm100之类的nvm生成偏置电压。偏置电压可以由诸如偏置级204之类的偏置级生成。可以使用其他偏置级实现方式。

在步骤804期间，nvm接收读取一个或多个存储器单元的指令。例如，可以通过控制器112接收指令。

在步骤806期间，读取一个或多个存储器单元。步骤806包括用于预充电与要被读取的一个或多个存储器单元相关联的一个或多个选择的位线的步骤808。步骤806还包括用于读取一个或多个存储器单元的步骤810。尽管可以关于单个存储器单元执行步骤806，但是应当理解，可以如步骤808和810中所述同时读取多个存储器单元。

步骤808包括步骤812，814，816和818。在步骤812期间，共源共栅晶体管(诸如共源共栅晶体管322)的控制端子与偏置级的输出断开。在步骤814期间，诸如本地电容器326之类的本地电容器与参考端子(诸如接地端子)断开。结果，共源共栅晶体管的控制端子浮置。

在步骤816期间，诸如控制电路314之类的控制电路限制共源共栅晶体管的控制端子中的电压过冲。可以通过调整耦合在本地电容器和参考端子之间的第一晶体管的控制端子来限制电压过冲。在一些实施例中，控制电路基于偏置级的输出和共源共栅晶体管的控制端子处的电压来调整第一晶体管的控制端子。

在步骤818期间，与要读取的存储器单元相关联的位线被充电到读取电压。在一些实施例中，等待时间是固定的。在其他实施例中，监测(测量)位线的电压，并且等待时间基于位线的测量电压，诸如当虚设感测被用于关闭读取窗口时。在对位线充电之后，在步骤810期间读取存储器单元。

在步骤820期间，已经处于读取电压的位线被连接到相应的读出放大器核，诸如读出放大器核328。读出放大器核将测量电流(诸如流过相应位线的测量电流im)与参考电流(诸如参考电流iref)进行比较，并且基于步骤822期间的比较来确定存储在相应存储器单元中的值。

本文中对本实用新型的示例实施例进行总结。还可以根据整个说明书和本文中所提交的权利要求来理解其他实施例。

示例1.一种感测结构，包括读出放大器核，其被配置为将测量电流与参考电流进行比较；共源共栅晶体管，其耦合到读出放大器核并且被配置为耦合到负载；开关，其耦合在共源共栅晶体管的偏置电压节点和控制端子之间；本地电容器，其具有耦合到共源共栅晶体管的控制端子的第一端子；第一晶体管，其耦合在本地电容器的第二端子和参考端子之间；以及控制电路，其耦合到第一晶体管的控制端子，该控制电路被配置为将本地电容器与参考端子断开以在共源共栅晶体管的控制端子中产生电压过冲，并且在将本地电容器与参考端子断开之后，通过调整第一晶体管的控制端子的电压来限制或减少电压过冲。

示例2.示例1的感测结构，其中控制电路被配置为基于开关两端的电压来调整第一晶体管的控制端子的电压。

示例3.示例1或2之一的感测结构，其中控制电路包括第二晶体管，其耦合在本地电容器的第二端子和参考端子之间；第三晶体管，其耦合在第一晶体管的控制端子和参考端子之间；以及第一端子，其被配置为接收第一电压，其中该第一端子耦合到第二晶体管的控制端子并且耦合到第三晶体管的控制端子。

示例4.示例1至3之一的感测结构，其中控制电路还包括第四晶体管，其具有耦合到第一晶体管的控制端子的控制端子；第五晶体管，其耦合在控制电路的电源端子和第四晶体管之间，该第五晶体管具有耦合到偏置电压节点的控制端子；以及第六晶体管，其耦合在控制电路的电源端子和第四晶体管之间，该第六晶体管具有耦合到共源共栅晶体管的控制端子的控制端子。

示例5.示例1至4之一的感测结构，其中控制电路还包括第七晶体管，其耦合在控制电路的电源端子和第五晶体管之间，该第七晶体管具有耦合到第一端子的控制端子；以及第八晶体管，其耦合在控制电路的电源端子和第六晶体管之间，该第八晶体管具有耦合到第一端子的控制端子。

示例6.示例1至5之一的感测结构，其中第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管是nmos晶体管，并且其中第七晶体管和第八晶体管是pmos晶体管。

示例7.示例1至6之一的感测结构，其中控制电路还包括第九晶体管，其耦合在控制电路的电源端子和第五晶体管之间，该第九晶体管具有控制端子，该控制端子被配置为接收第二偏置电压并且其中读出放大器核被配置为接收第二偏置电压。

示例8.示例1至7之一的感测结构，其中第四晶体管的控制端子耦合到第五晶体管的漏极端子。

示例9.示例1至8之一的感测结构，还包括第二开关，其耦合在感测结构的电源端子和共源共栅晶体管之间；以及第三开关，其耦合在第二开关和读出放大器核之间。

示例10.示例1至9之一的感测结构，还包括偏置级，其被配置为在偏置电压节点处生成偏置电压，其中偏置级包括放大器，其具有耦合到偏置级的输出的输出；公共电容器，其耦合到偏置级的输出；以及第十晶体管，其具有耦合到偏置级的输出的控制端子。

示例11.示例1至10之一的感测结构，其中共源共栅晶体管被配置为耦合到存储器单元作为负载。

实施例12.一种非易失性存储器，包括多个存储器单元，其按行和列布置；行解码器，其经由多个字线耦合到多个存储器单元；列解码器，其经由多个位线耦合到多个存储器单元；偏置级，其被配置为生成偏置电压；以及多个读出放大器，其中每个读出放大器包括读出放大器核，其被配置为将测量电流与参考电流进行比较；共源共栅晶体管，其耦合在读出放大器核和多个位线中的一个位线之间；开关，其耦合在偏置级的输出和共源共栅晶体管的控制端子之间；本地电容器，其具有耦合到共源共栅晶体管的控制端子的第一端子；第一晶体管，其耦合在本地电容器的第二端子和参考端子之间；以及控制电路，其耦合到第一晶体管的控制端子，该控制电路被配置为将本地电容器与参考端子断开以在共源共栅晶体管的控制端子中产生电压过冲；并且在将本地电容器与参考端子断开之后，通过调整第一晶体管的控制端子的电压来限制或减少电压过冲。

示例13.示例12的非易失性存储器，还包括控制器，其被配置为：接收读取请求；响应于读取请求，打开开关；以及使控制电路响应于读取请求而将本地电容器与参考端子断开。

示例14.示例12或13之一的非易失性存储器，其中控制器使控制电路在打开开关的同时将本地电容器与参考端子断开。

示例15.示例12至14之一的非易失性存储器，其中每个读出放大器还包括第二开关，其耦合在读出放大器的电源端子和共源共栅晶体管之间；以及第三开关，其耦合在第二开关和读出放大器核之间，并且其中控制器还被配置为当开关打开时，闭合第二开关。

示例16.示例12至15之一的非易失性存储器，其中偏置级包括放大器，其具有耦合到偏置级的输出的输出；公共电容器，其耦合到偏置级的输出；以及第十晶体管，其具有耦合到偏置级的输出的控制端子。

示例17.示例12至16之一的非易失性存储器，其中多个存储器单元中的每个存储器单元包括浮栅晶体管。

示例18.一种读取非易失性存储器的方法，该方法包括：在偏置端子处生成偏置电压；在预充电阶段期间，将共源共栅晶体管的控制端子与偏置端子断开，该共源共栅晶体管耦合在读出放大器核和非易失性存储器的位线之间；将耦合到共源共栅晶体管的控制端子的本地电容器与参考端子断开；以及在将本地电容器与参考端子断开之后，通过调整耦合在本地电容器和参考端子之间的第一晶体管的控制端子的电压来限制或减少共源共栅晶体管的控制端子处的电压过冲。

示例19.示例18的方法，其中将共源共栅晶体管的控制端子与偏置端子断开包括：打开耦合在偏置端子和共源共栅晶体管的控制端子之间的第一开关，该方法还包括：接收读取请求；以及响应于读取请求，打开第一开关；闭合耦合在电源端子和共源共栅晶体管之间的第二开关；以及闭合耦合在共源共栅晶体管和位线之间的第三开关。

示例20.根据示例18或19之一的方法，其中调整第一晶体管的控制端子的电压包括：基于第一开关两端的电压来调整第一晶体管的控制端子的电压。

虽然已经参考说明性实施例对本实用新型进行了描述，但是该描述并不旨在以限制意义来解释。参考说明书，对于本领域技术人员而言，说明性实施例的各种修改和组合以及本实用新型的其他实施例将是显而易见的。因此，所附权利要求旨在涵盖任何这样的修改或实施例。

技术特征：

1.一种感测结构，其特征在于，包括：

读出放大器核，被配置为将测量电流与参考电流进行比较；

共源共栅晶体管，耦合到所述读出放大器核并且被配置为耦合到负载；

开关，耦合在所述共源共栅晶体管的偏置电压节点和控制端子之间；

本地电容器，具有耦合到所述共源共栅晶体管的所述控制端子的第一端子；

第一晶体管，耦合在所述本地电容器的第二端子和参考端子之间；以及

控制电路，耦合到所述第一晶体管的控制端子，所述控制电路被配置为将所述本地电容器与所述参考端子断开，以在所述共源共栅晶体管的所述控制端子中产生电压过冲，并且在将所述本地电容器与所述参考端子断开之后，通过调整所述第一晶体管的所述控制端子的电压来限制或减少所述电压过冲。

2.根据权利要求1所述的感测结构，其特征在于，其中所述控制电路被配置为基于所述开关两端的电压来调整所述第一晶体管的所述控制端子的所述电压。

3.根据权利要求1所述的感测结构，其特征在于，其中所述控制电路包括：

第二晶体管，耦合在所述本地电容器的所述第二端子和所述参考端子之间；

第三晶体管，耦合在所述第一晶体管的所述控制端子和所述参考端子之间；以及

第一端子，被配置为接收第一电压，其中所述第一端子耦合到所述第二晶体管的控制端子并且耦合到所述第三晶体管的控制端子。

4.根据权利要求3所述的感测结构，其特征在于，其中所述控制电路还包括：

第四晶体管，具有耦合到所述第一晶体管的所述控制端子的控制端子；

第五晶体管，耦合在所述控制电路的电源端子和所述第四晶体管之间，所述第五晶体管具有耦合到所述偏置电压节点的控制端子；以及

第六晶体管，耦合在所述控制电路的所述电源端子和所述第四晶体管之间，所述第六晶体管具有耦合到所述共源共栅晶体管的所述控制端子的控制端子。

5.根据权利要求4所述的感测结构，其特征在于，其中所述控制电路还包括：

第七晶体管，耦合在所述控制电路的所述电源端子和所述第五晶体管之间，所述第七晶体管具有耦合到所述第一端子的控制端子；以及

第八晶体管，耦合在所述控制电路的所述电源端子和所述第六晶体管之间，所述第八晶体管具有耦合到所述第一端子的控制端子。

6.根据权利要求5所述的感测结构，其特征在于，其中所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管是nmos晶体管，并且其中所述第七晶体管和所述第八晶体管是pmos晶体管。

7.根据权利要求5所述的感测结构，其特征在于，其中所述控制电路还包括第九晶体管，所述第九晶体管耦合在所述控制电路的所述电源端子和所述第五晶体管之间，所述第九晶体管具有被配置为接收第二偏置电压的控制端子，并且其中所述读出放大器核被配置为接收所述第二偏置电压。

8.根据权利要求5所述的感测结构，其特征在于，其中所述第四晶体管的所述控制端子耦合到所述第五晶体管的漏极端子。

9.根据权利要求1所述的感测结构，其特征在于，还包括：

第二开关，耦合在所述感测结构的电源端子和所述共源共栅晶体管之间；以及

第三开关，耦合在所述第二开关和所述读出放大器核之间。

10.根据权利要求1所述的感测结构，其特征在于，还包括被配置为在所述偏置电压节点处生成偏置电压的偏置级，其中所述偏置级包括：

放大器，具有耦合到所述偏置级的所述输出的输出；

公共电容器，耦合到所述偏置级的所述输出；以及

第十晶体管，具有耦合到所述偏置级的所述输出的控制端子。

11.根据权利要求1所述的感测结构，其特征在于，其中所述共源共栅晶体管被配置为耦合到存储器单元作为所述负载。

12.一种非易失性存储器，其特征在于，包括：

多个存储器单元，按行和列布置；

行解码器，经由多个字线耦合到所述多个存储器单元；

列解码器，经由多个位线耦合到所述多个存储器单元；

偏置级，被配置为生成偏置电压；以及

多个读出放大器，其中每个读出放大器包括：

读出放大器核，被配置为将测量电流与参考电流进行比较；

共源共栅晶体管，耦合在所述读出放大器核和所述多个位线中的一个位线之间；

开关，耦合在所述偏置级的输出和所述共源共栅晶体管的控制端子之间；

本地电容器，具有耦合到所述共源共栅晶体管的所述控制端子的第一端子；

第一晶体管，耦合在所述本地电容器的第二端子和参考端子之间；以及

控制电路，耦合到所述第一晶体管的控制端子，所述控制电路被配置为：将所述本地电容器与所述参考端子断开，以在所述共源共栅晶体管的所述控制端子中产生电压过冲；并且在将所述本地电容器与所述参考端子断开之后，通过调整所述第一晶体管的所述控制端子的电压来限制或减少所述电压过冲。

13.根据权利要求12所述的非易失性存储器，其特征在于，还包括控制器，所述控制器被配置为：

接收读取请求；

响应于所述读取请求，打开所述开关；以及

使所述控制电路响应于所述读取请求而将所述本地电容器与所述参考端子断开。

14.根据权利要求13所述的非易失性存储器，其特征在于，其中所述控制器使所述控制电路在打开所述开关的同时将所述本地电容器与所述参考端子断开。

15.根据权利要求13所述的非易失性存储器，其特征在于，其中每个读出放大器还包括：

第二开关，耦合在所述读出放大器的电源端子和所述共源共栅晶体管之间；以及

第三开关，耦合在所述第二开关和所述读出放大器核之间，并且其中所述控制器还被配置为当所述开关被打开时，闭合所述第二开关。

16.根据权利要求12所述的非易失性存储器，其特征在于，其中所述偏置级包括：

放大器，具有耦合到所述偏置级的所述输出的输出；

公共电容器，耦合到所述偏置级的所述输出；以及

第十晶体管，具有耦合到所述偏置级的所述输出的控制端子。

17.根据权利要求12所述的非易失性存储器，其特征在于，其中所述多个存储器单元中的每个存储器单元包括浮栅晶体管。

技术总结

本公开的实施例涉及感测结构和非易失性存储器。一种感测结构包括：读出放大器核，其被配置为将测量电流与参考电流进行比较；共源共栅晶体管，其耦合到读出放大器核并且被配置为耦合到负载；开关，其耦合在共源共栅晶体管的偏置电压节点和控制端子之间；本地电容器，其具有耦合到共源共栅晶体管的控制端子的第一端子；第一晶体管，其耦合在本地电容器的第二端子和参考端子之间；以及控制电路，其耦合到第一晶体管的控制端子，该控制电路被配置为将本地电容器与参考端子断开以在共源共栅晶体管的控制端子中产生电压过冲，并且在将本地电容器与参考端子断开之后，通过调整第一晶体管的控制端子的电压来限制或减少电压过冲。

技术研发人员：A·康特;L·基亚拉蒙特;A·R·M·里帕尼

受保护的技术使用者：意法半导体股份有限公司

技术研发日：.08.15

技术公布日：.02.11